全加器逻辑电路图

在verilog语言中使用门级建模设计一个由1位全加器组成的4位全加器

设计一个数字逻辑中的全加器,要求有实验原理,函数表达式,卡诺图,逻辑

两个半加器和一个或门怎么组成一个全加器?我想看看详细的电路图

(高位不相同时,高位比较结果就是最终结果,如果高位相同,再比较低位)