当~set为1,~reset为0的时候,q(x)为0,~q(x)为1 任务四 设计全加电路

74ls153 实现全加器逻辑电路图

试用全加器74ls283及相应门电路设计电路,得到二进制数abcd(原码)的

这里全加器不用门电路构成,而选用集成的双全加器74ls183.

数电实验组合逻辑电路半加器全加器及逻辑运算