五毛美图【四位全减器原理图】包含在verilog语言中使用门级建模设计一个由1位全加器组成的4位全加器,仿照全加器设计一个全减器,被减数为a,减数为b,来自低位的借位为j0,差,半加器和全加器,用双四选一数据选择器74hc153实现一位全减器,写出真值表,逻辑表达式等图片的集合。